芯片在晶圆探针、封装、分选、运输、SMT贴装、维修以及终端使用过程中，都可能遭遇静电放电。ESD脉冲持续时间短、峰值电流高，可能造成栅氧击穿、结损伤、金属互连熔断、参数漂移或隐性失效。对芯片研发、可靠性验证和量产导入而言，准确理解HBM、MM、CDM三类ESD模型的差异，选择合适的测试标准，并将测试结果反馈到防静电设计中，是提升产品鲁棒性的关键环节。
一、芯片ESD静电放电失效机理与测试模型
1. ESD损伤的物理本质
ESD对芯片的损伤通常表现为过电压击穿与过电流热损伤两类。过电压击穿常见于栅氧化层、薄氧化层结构或高阻节点；过电流热损伤则常见于PN结、接触孔、金属走线、键合丝及电源钳位器件。实际失效可能同时包含两种机制，例如放电电流在局部区域集中，导致结温快速升高并形成熔融点。
芯片ESD测试的目的，并不是单纯施加一个高电压，而是通过标准化模型模拟真实放电场景，评估器件在规定应力下的承受能力，并为设计改进提供可比较的数据基础。
2. 三类模型对应的真实放电场景
- HBM人体模型：模拟操作人员或设备通过人体对芯片引脚放电的场景，是芯片级ESD评估中最基础、应用最广泛的模型。
- MM机器模型：模拟金属夹具、设备外壳、测试插座等导体对芯片放电的场景，历史上用于评估机器接触带来的ESD风险。
- CDM充电器件模型：模拟芯片自身带电后，通过某一引脚快速对地放电的场景，常见于高速自动化封装、测试和贴装过程。
二、HBM / MM / CDM模型差异与波形特征
1. HBM人体模型
HBM通常采用等效电容与电阻网络模拟人体放电，常见等效电路为100pF电容通过1500Ω电阻放电。其波形上升时间通常在纳秒级，脉冲持续时间约百纳秒量级。以2kV HBM为例，初始峰值电流约为1.3A，能量虽然不算极大，但足以对薄弱PN结、金属互连和电源钳位路径造成热损伤。
HBM测试关注引脚到引脚、引脚到电源、电源到电源之间的放电通路。对于多电源域芯片，不同VDD、VSS、模拟地、数字地之间的组合都需要纳入测试矩阵。
2. MM机器模型
MM用于模拟低阻抗金属导体对芯片放电。与HBM相比，MM等效阻抗更低，放电波形常呈振荡特征，峰值电流较高。虽然近年来部分新版芯片级ESD标准体系中已逐步弱化MM，但在部分车规客户、旧版规范或特定供应链要求中，MM仍然是必要的评估项目。
MM应力更容易暴露金属线、接触孔、键合结构和低阻放电通路的薄弱环节。对于引脚较多、封装寄生参数复杂或采用高引脚密度封装的器件，MM测试有助于发现HBM测试中不易暴露的失效模式。
3. CDM充电器件模型
CDM模拟芯片自身积累静电荷后，通过某个引脚快速泄放的过程。由于放电路径短、寄生电感小，CDM脉冲上升沿可进入亚纳秒级，峰值电流远高于同等电压等级的HBM。CDM更容易造成栅氧损伤、内部核心电路损伤、敏感模拟节点漏电增加等问题。
CDM测试通常分为场感应充电和插座放电等方式。测试时需要关注夹具、插座、场板、接地路径和波形校准，因为CDM对测试系统寄生参数非常敏感。对于高速接口、射频引脚、复位引脚、晶振引脚和高阻节点，CDM验证尤其重要。
4. HBM / MM / CDM模型对比
| 模型 | 典型场景 | 波形特点 | 常见损伤对象 |
|---|---|---|---|
| HBM | 人体或等效人体阻抗放电 | 上升时间纳秒级，脉冲宽度较宽 | PN结、金属互连、电源钳位、键合路径 |
| MM | 金属夹具、设备导体放电 | 低阻抗、振荡波形、峰值电流高 | 金属线、接触孔、封装互连、低阻通路 |
| CDM | 芯片自身带电后引脚快速放电 | 上升沿快、持续时间短、瞬态电流强 | 栅氧、核心电路、敏感模拟节点、高阻引脚 |
三、芯片ESD测试标准体系与等级判定
1. 常用芯片级ESD标准
| 模型 | 常用标准 | 适用说明 |
|---|---|---|
| HBM | ANSI/ESDA/JEDEC JS-001、AEC-Q100-002 | 广泛用于商用、工业、车规芯片的人体模型ESD评估 |
| MM | JEITA/EIAJ相关方法、客户旧版规范 | 多用于特定客户、旧版项目或金属接触风险评估 |
| CDM | ANSI/ESDA/JEDEC JS-002、AEC-Q100-003 | 用于评估芯片自身带电后快速放电的承受能力 |
| 系统级ESD | IEC 61000-4-2等 | 用于整机或板级系统评估，不能简单替代芯片级ESD测试 |
2. 车规与高可靠应用的特殊要求
车规芯片通常对ESD鲁棒性要求更高，除常规HBM和CDM评估外，还会结合AEC-Q100相关测试方法、客户专用规范以及更高样本覆盖。对于安全相关芯片，还需要关注ESD应力后的参数漂移、功能安全响应和潜在失效风险。高可靠工业、医疗、航空航天项目也可能在标准测试基础上增加应力次数、扩大温度范围或提高判定裕量。
3. 测试等级与判定原则
| 模型 | 常见评估电压范围 | 典型应用关注点 | 判定重点 |
|---|---|---|---|
| HBM | 500V、1kV、2kV、4kV等 | 人工操作、封装、测试、维修 | 漏电、功能、参数漂移、电源钳位能力 |
| MM | 100V、200V、400V等 | 金属夹具、设备接触、旧版客户要求 | 金属互连、接触孔、低阻放电通路 |
| CDM | 125V、250V、500V、750V等 | 高速贴装、自动测试、器件自身带电 | 栅氧完整性、内部快速泄放路径、隐性漏电 |
具体测试等级应以产品规格书、客户标准或项目协议为准。判定时不能只看是否发生功能性失效，还应关注应力前后漏电流、阈值参数、功耗、通信接口状态和关键模拟指标的变化。
四、ESD测试实施流程与样本策略
1. 标准测试流程
- 明确测试标准、模型、电压等级、极性、引脚组合和判定准则。
- 确认样品版本、封装形式、批次信息和初始电参数。
- 进行应力前外观检查、电参数测试和功能验证。
- 按照测试矩阵施加规定次数和极性的ESD脉冲。
- 应力后复测关键电参数、接口功能和整片工作状态。
- 对异常样品进行失效定位，并评估是否为批次性问题或设计薄弱点。
2. 样本、批次与应力次数
- 样品应覆盖不同生产批次、封装批次或关键工艺版本，避免单一样本带来的偶然性。
- 每个应力条件的样品数量应按标准或双方协议执行，常见项目中会设置多颗样品以提高结果可信度。
- 车规或高可靠项目通常会提高样本覆盖，并结合不同封装厂、不同晶圆批次进行交叉验证。
- 应完整记录应力前、应力中、应力后的数据，保留测试波形、校准记录和失效样品信息。
3. 测试矩阵设计
完整的ESD测试矩阵通常包括：引脚对引脚、引脚对VDD、引脚对VSS、VDD对VSS、不同电源域之间、相邻高敏感引脚之间，以及所有可能形成放电回路的组合。对于多电源域SoC，还应考虑电源上下电顺序、浮空电源域、模拟域与数字域之间的隔离结构。CDM测试则通常关注每个引脚在充电后对参考地的快速放电，尤其需要覆盖高速、高阻和高敏感引脚。
五、防静电设计验证：从器件、版图到电源域
1. 器件级防护能力评估
芯片内部常见ESD防护器件包括二极管、GGNMOS、SCR、RC触发钳位、电源钳位MOS管以及专用ESD保护结构。设计验证时可通过TLP、vfTLP、I-V曲线追踪等手段获取触发电压、钳位电压、维持电压、导通电阻、失效电流和响应速度等参数。
评估重点是建立清晰的ESD设计窗口：防护结构必须在不影响正常信号、漏电流和功能的前提下，在损伤发生前可靠导通，并将电压钳制在安全范围内。对于高速接口，还需要兼顾信号完整性与ESD防护能力。
2. 版图与互连设计验证
- 多指MOS管应关注开启均匀性，避免局部指条先导通造成电流集中。
- 电源钳位和I/O钳位需要足够的金属宽度、接触孔数量和通孔冗余。
- 放电通路应避免尖锐拐角、细长走线和瓶颈区域，降低局部过热风险。
- 保护环、阱接触和衬底接触应靠近敏感器件，降低寄生电阻和闩锁风险。
- 对于大电流路径，应评估键合丝、凸点、封装引脚与芯片版图之间的协同能力。
3. 电源域与跨域防护
多电源域芯片的ESD风险不仅来自单个引脚，还来自不同电源域之间的电位差。常见设计会采用电源钳位、跨域二极管、RC触发结构和分布式泄放网络。验证时需要覆盖VDD-to-VDD、VDD-to-VSS、浮空电源域、快速上电、异常掉电等场景，确保任一引脚受到ESD应力时，电流能够形成低阻、可控、不损伤核心电路的泄放路径。
六、CDM与系统级ESD的特殊验证要点
1. CDM快速脉冲下的设计薄弱点
CDM脉冲上升速度快，传统大尺寸电源钳位可能因响应时间不足而无法及时泄放能量。此时，局部保护二极管、靠近引脚的小容量钳位结构、低电感互连和均匀版图布局更为关键。对于射频引脚、晶振引脚、复位引脚、高阻分压节点和精密模拟输入，应单独评估CDM后的漏电流、偏置漂移和功能稳定性。
2. 芯片级与系统级ESD的边界
IEC 61000-4-2等系统级ESD标准评估的是整机、板级接口、外壳、连接器和系统防护器件的综合表现。芯片级HBM、MM、CDM测试评估的是器件自身承受能力，两者不能互相替代。系统级测试通过，并不代表芯片级ESD设计充分；芯片级测试通过，也不代表整机接口可以直接满足系统级要求。合理做法是在芯片设计阶段完成模型级验证，在板级阶段结合TVS、滤波、接地和结构防护形成完整方案。
七、ESD失效模式、失效分析与整改闭环
1. 常见失效模式
| 失效位置 | 常见表现 | 可能相关模型 | 分析重点 |
|---|---|---|---|
| 栅氧化层 | 漏电增加、短路、功能异常 | CDM、HBM | 薄氧结构、应力路径、微观击穿点 |
| PN结或阱区 | 漏电流升高、击穿电压变化 | HBM、MM | 结损伤、热效应、掺杂缺陷 |
| 金属与接触孔 | 开路、阻值升高、局部烧蚀 | HBM、MM | 电流密度、金属熔融、通孔失效 |
| 电源钳位或闩锁路径 | 电源短路、异常大电流、功能失效 | HBM、系统级应力 | 触发电路、维持电压、跨域电流 |
2. 失效分析路径
- 复测失效样品，确认失效现象是否稳定复现。
- 使用曲线追踪、引脚I-V对比、电源端漏电测试定位异常端口。
- 结合TLP或vfTLP评估疑似防护结构的响应和损伤点。
- 通过非破坏手段观察热点、异常发射或局部电阻变化。
- 必要时进行开封、聚焦离子束剖面、SEM、TEM等物理分析。
- 将失效机理反馈到版图、器件结构、电源钳位或封装互连设计中。
3. 整改与复验
- 增加或优化局部ESD钳位结构，提高薄弱引脚的泄放能力。
- 改善金属宽度、接触孔数量和放电通路均匀性。
- 调整电源钳位触发速度，增强CDM快速脉冲响应能力。
- 优化跨域二极管和电源网络，避免异常闩锁或局部过流。
- 整改后按照原标准、原等级或更高裕量复验，并保留对比数据。
八、测试报告、数据追溯与量产一致性
完整的ESD测试报告应包含样品信息、测试标准、模型、电压等级、引脚矩阵、极性、应力次数、测试设备、校准信息、应力前后电参数、失效现象、失效定位结果和结论建议。对于量产项目，还应关注不同批次之间的一致性，避免因封装材料、键合工艺、晶圆厂工艺窗口变化导致ESD能力波动。
- 测试设备应定期校准，关键波形应满足标准规定的上升时间、峰值电流和脉冲宽度要求。
- CDM测试应特别关注插座、场板、夹具和接地路径带来的寄生参数影响。
- 失效样品应保留原始状态，便于后续物理分析和客户审核。
- 测试数据应与批次、版本、封装形式和测试条件建立可追溯关系。
九、总结：建立芯片ESD测试与防静电设计验证闭环
芯片ESD验证不是单次测试，而是从模型选择、标准解读、测试矩阵设计、样品评估、失效分析到设计整改的系统工程。HBM关注人体放电和较宽脉冲下的热损伤，MM关注低阻抗金属放电和互连薄弱点，CDM关注芯片自身带电后的快速瞬态冲击。只有将三类模型与芯片实际应用场景、版图设计、电源域架构和封装互连结合起来，才能形成真正有效的防静电设计验证闭环。
对于研发阶段，ESD测试可以帮助识别设计窗口和薄弱引脚；对于可靠性阶段，测试可以验证产品是否满足客户等级要求；对于量产阶段，持续的数据追溯和批次比对能够降低隐性失效风险。建立标准化、可复现、可追溯的ESD测试与验证流程，是提升芯片质量与市场竞争力的重要基础。
十、上海德垲检测
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